AURIX时钟配置

[quentin1]

如何配置模块的时钟分频？

[叶轮江畔1]

先要确认模块的时钟是等于SPB时钟还是有自己的时钟，模块的时钟分频，每个模块都有自己的寄存器进行配置，这个还是得对着芯片手册具体模块具体配置为好。

[Hansome · Accepted solution]

EB文件中有一个MCU_Clock_Calculator计算的excel表格,找到这个表格： 1 在calculator一栏，有Fosc晶振输入和Fpll期望时钟输出，根据板子的型号，内部晶振频率和Fpll系统时钟频率输入到表格中； 2 点击calculate，显示Success，可以看到配置锁相环PLL的各个参数，选择需要的各个模块时钟； 3 在RESULT界面，会给出配置的各个模块的预分频值和参考时钟频率。 然后将这些参数输入到EB或Davinci项目的时钟配置。

[郝_]

您的问题我理解为与时钟管理单元有关：时钟与系统管理有一个PLL模块，这个模块包括正常模式、预分频模式和自由模式。在预分频模式下，输入频率经过分频因子K1后输入给fPLL，相关寄存器位域有OSCCON.PLLLV等，具体您可以在用户手册中查到，希望对您有帮助~

[Antony]

请问EB文件是什么?

[飞马]

同问

[User22064]

学习了

[SIX_66]

学习学习